1.2 集成电路发展回顾

集成电路制造是一种非常复杂的技术，包含材料生长、晶圆制造、电路设计、无尘室技术、制造设备、测量工具、晶圆处理、晶粒测试、芯片封装和最后的芯片测试。

1.2.1 材料制备

半导体的生产需要用原材料制造晶圆。在晶圆制造过程中，如化学气相沉积（CVD）、刻蚀、物理气相沉积（PVD）和化学机械研磨（CMP），都需要使用超高纯度以及极低粒子密度的气体确保生产的成品率。

许多半导体制造的原料都有毒、易燃、易爆，或者具有腐蚀性，有些还是很强的氧化剂。这些化学药品必须由受过专业训练的人员处理。基本常规要求工作人员不应该打开气体或者液体管路，也不可以更换气体钢瓶，除非他们受过特殊的训练且十分熟知处理的化学药品属性。

1.2.2 半导体工艺设备

半导体的制造工艺需要高度专业化的工具，如外延硅沉积反应炉、CVD和刻蚀工具、离子注入机、高温炉和快速加热（RTP）工具、金属沉积反应炉、化学机械研磨工具以及光刻技术工具等。诸如此类的工具既精密又复杂，而且十分昂贵，使用人员必须接受过特殊训练，并能适当解决设备出现的问题。由于造价很高，且以平方英尺计价的无尘室同样费用很高，所以半导体制造商总是尽量维持一天24小时以及每周七天不间断生产，只有在遇到预防性的维护或设备出了故障时才停工，如何减少停机时间以提升生产力和增加产量是一个非常重要的课题，受过良好训练且经验丰富的工程师和技术人员在这个过程中扮演了决定性的角色。

20世纪70年代之前，大多数集成电路制造商都使用自己的制造工具，如今产业界大多数的制造工具都来自专门的半导体设备公司，他们不但制造精密的设备，而且通过工艺测试对设备进行专门调试。虽然能够同时处理多片晶圆的批量系统广泛使用，但单一晶圆和多反应室的制造工具也一样越来越多样化。具有多重处理功能的配套工具也能改善制造的产量和成品率。另一种趋势是将制造反应室或制造处理站垂直架设，以减小工具所占的地板面积并节省无尘室空间。特别是对于先进的IC制造厂，无尘室空间十分昂贵。将度量衡工具配套在生产设备上，使其具有临场测试和即时制造控制的功能，将是设备发展的另一个趋势。

1.2.3 测量和测试工具

半导体生产的每一个工艺过程都需要使用专门的工具测量、监视、维护及控制整个过程。有些工具用来测量薄膜的特性，如厚度、均匀性、应力、反射系数、折射率和薄片电阻。有些工具测量元器件的特性，如电流-电压曲线、电容-电压曲线和击穿电压曲线等。光学及电子显微镜也广泛应用于检查图形、侧面图和对准程度。某些度量衡也采用红外线及X光辐射测量来分析化学成分和浓度。

保持测试和测量工具正常工作非常重要，以避免数据的解读错误和因不必要的工具故障而导致停机。因此，操作人员必须熟知这些工具如何操作，怎样校准，以尽量缩短不必要的停机时间。

半导体制造的发展对度量衡工具的改进提出了最大的挑战，过程的检测和控制需要更快速、更精确的测量方法，如超薄薄膜（小于10Å）尺寸的测量、非破坏性的图形和侧面图的测量以及即时、临场的测量等。

为了维持和提高产能，缺陷检测和监测技术也在迅速发展。光学检测系统使用光子捕获测量晶圆和图形空白处的物理缺陷。电子束检测系统使用电子捕获微小的物理缺陷和电缺陷，如器件的开路或短路。通常需要有能力捕获技术节点一半大小的缺陷来控制缺陷密度并保持成品率。例如，对于14nm的技术节点，捕获7nm缺陷的能力显得十分必要。

1.2.4 晶圆生产

晶圆制造从普通的石英砂开始，首先利用碳和石英砂在高温状态下反应生成天然硅或纯度为98%的冶金级硅（MGS）。接着将MGS磨成粉状与氯化氢反应生成液态三氯硅烷（SiHCl3，TCS），它的纯度高达99.9999999%（9个9）。然后再将TCS与氢在高温状态下反应沉积出高纯度的多晶硅或电子级硅材料（EGS）。将EGS放入旋转石英坩埚内加热到1415℃熔化，然后慢慢将一个旋转种晶推进熔融的硅中，再慢慢将其提拉出来，最后产生出超纯净的单晶硅晶棒。单晶硅晶圆就是将圆形晶棒锯成片状形成。接着将晶圆粗磨、洗净、刻蚀、抛光、打上编号，最后运送到集成电路芯片制造厂。许多晶圆制造厂甚至为集成电路制造厂在晶圆表面沉积一层单晶硅薄膜，这层薄膜称为外延硅。晶圆的生产制造和外延硅的沉积将在第4章详细介绍。

1.2.5 电路设计

当杰克·克毕用5个分离组件设计出第一个集成电路时，是用手绘方式画出电路图的，如图1.13所示。

（来源：德州仪器公司）

在22nm技术节点，364百万位（MB）静态随机存储器（SRAM）包含了超过2.9亿个晶体管。64GB的NAND闪存芯片，其中有超过64亿的组件，也已经用19nm技术制造出来。对于这些芯片的设计，没有功能强大的计算机设计工具的帮助，是不可能做到的。即使用计算机设计工具，对于一个复杂的集成电路（如高端的微处理器芯片）则需要几十位甚至百余位工程师和设计师几个月的时间来设计、测试和布局。

设计时的主要考虑因素包括：芯片功能、晶粒尺寸（芯片制造的成本）、设计时间（集成电路设计所需时间和规划的成本）和可测试性（测试和时间规划的成本）。集成电路设计总是在这些因素中评估取舍以获取最佳的功能和利润。图1.14（a）显示了互补金属氧化物半导体（CMOS）反相器电路。图1.14（b）是一个CMOS反相器的版图布局。这种布局的优点是可以使N型MOS（NMOS）和P型MOS（PMOS）置于同一平面，如图1.14（c）所示。

对于实际的IC设计，CMOS反相器布局通常更紧凑，如图1.15所示。它基本上是在图1.14（b）基础上将PMOS旋转180°放在NMOS上方，从而使NMOS和PMOS的公用栅缩短并拉直。与图1.14（b）所示的U形栅相比，这种布局的优点显而易见。当然，这种布局将使得NMOS和PMOS不在一个截面上。

集成电路设计包含结构设计、逻辑设计及晶体管级的设计。结构设计决定了应用作业系统和系统分割模组；逻辑设计是将逻辑单元，如加法器、栅极数、反相器和存储器放置于每个模组中并执行子程序。晶体管级设计是将个别的晶体管放置在每个逻辑元器件中，二进制指令（0和1）用于测试逻辑单元的电路设计。

测试过程中将设计错误消除后便可将设计的布局图精确地印在一片镀铬的玻璃板上制造出光刻版或倍缩光刻版。光刻制造中，光刻版/倍缩光刻版通过曝光过程使得光刻胶产生光化学反应，可将设计图形暂时转印到半导体晶圆表面所覆盖的光刻胶上。由于大多数集成电路芯片是互补型MOS（CMOS），而且反相器是最简易的互补型MOS晶体管电路，所以本书借用CMOS反相器分析集成电路的设计及制造过程（见图1.14）。

20世纪80年代以前，大多数半导体公司都自行设计、生产及测试集成电路芯片。这些传统的半导体公司称为集成设备制造商（IDM）。进入90年代之后，集成电路产业中产生了两种半导体公司。一种为“晶圆代工”公司，其拥有晶圆制造工厂但却没有自己的设计部门。他们接受其他公司的订单，制造光刻版/倍缩光刻版，或从顾客手中取得光刻版/倍缩光刻版，为客户处理晶圆及芯片制造；另一类为“无晶圆厂”的半导体公司，这种公司只有自己的设计小组和测试中心，接受以电子产业为主的客户订单，并根据顾客的需求设计芯片，然后与晶圆代工公司签约并依照他们的设计生产晶圆。有些设计公司用自己的测试工具测试芯片制造厂生产的芯片。有些无晶圆厂公司甚至只专注芯片的设计而将芯片的测试工作外包出去。芯片最后将运回无晶圆厂公司，测试后才将产品送交原来的客户。

集成电路的设计对集成电路的制造有直接影响，比如，当一个芯片被设计成在某一区域内布满了金属连线，而在另一区域却只有很少的或没有金属连线时，就可能造成刻蚀过程中的“负载”效应，及在化学机器研磨过程中的“碟化”效应。产品工程师、设计小组及制造小组必须密切配合，以避免或解决这类问题。

当IC技术发展到纳米技术时代时，由于晶圆上的图形比曝光的光波长小，光学邻近修正（OPC）和相关的工艺技术显得十分重要。提供电子设计自动化（EDA）软件的设计公司与晶圆厂联系更加紧密，以确保他们的产品可以帮助设计师设计出具有高可制造性的IC芯片，并在硅工艺线上实现高产量。

1.2.6 光刻版的制造

当集成电路设计完成后，电子设计自动化（EDA）软件产生的布局图被转印到覆盖铬金属薄膜的石英玻璃片上，并通过计算机控制的激光将版图投射在光刻胶涂敷的铬玻璃表面。光子通过光化学反应改变曝光光刻胶的化学性质，并使用碱性显影剂将其溶解。图形刻蚀工艺将铬金属从光刻胶显影剂溶解的区域除掉，这样就可以将集成电路版图的图像转印到石英玻璃的铬金属层上。

为了保持光刻版表面的洁净，将一片称为薄塑胶的塑料薄膜片覆盖在接近铬玻璃表面的位置。这样可以避免直接接触金属层和玻璃表面以保持光刻版的干净，更重要的是，这样可以确保落在光刻版上的粒子不会在晶圆表面造成缺陷。图1.16（a）为光刻版的基本结构。图1.16（b）显示了衰减相位移光刻版的基本结构。图1.17所示为互补型MOS晶体管（CMOS）反相器中的集成电路布局和光刻版之间的关系。可以看出，制造一个CMOS反相器至少需要10张光刻版。

计算机控制的电子束也可以使光刻胶曝光，达到图形转印的目的。由于高能电子束的波长比紫外线短，所以电子束有较高的解析度，可以在铬膜玻璃上产生更精细的图像。随着器件特征尺寸的不断缩小，越来越多的光刻版必须使用电子束直写技术。

（来源：SGS汤普森）

一般而言，当铬膜玻璃上的图像能覆盖整个晶圆时，称为光刻版。光刻版通常以1∶1的比例将图形转印到晶圆表面，投影、接近式曝光和接触式曝光等曝光系统都使用光刻版，光刻版的最高解析度大约为1.5μm。

当铬膜玻璃上的图形只能覆盖晶圆的部分区域时，称为倍缩光刻版。倍缩光刻版上的图形和图形尺寸均比投射在晶圆表面上的图形大，通常以4∶1（4×）的比例缩小。使用倍缩光刻版的曝光系统必须曝光许多次才能覆盖整个晶圆。这个过程称为步骤重复，这种校准/曝光系统称为光刻版步进机。先进的半导体厂商在光刻工艺中都使用光刻版步进机曝光，使用带有倍缩光刻版步进机的最大优点是具有更高的解析度。图1.18为光刻版和倍缩光刻版的示意图。在集成电路制造中，通常将倍缩光刻版称为“掩膜版”因此，图1.18（b）可以称为掩膜版和倍缩光刻版，而图1.18（a）只能称为光刻版。

由于倍缩光刻版上的任何缺陷图形投影到晶圆表面后都将缩小，所以即使在倍缩光刻版上有一些微粒，光刻版步进机都可以大大减小在晶圆上产生致命缺陷的机会。在相邻的线性图形上使用相位移覆盖技术产生破坏性干涉，可以增强亚微米图形的曝光解析度。这部分内容将在第6章讨论。

制造最简单的MOS晶体管至少需要5道光刻。先进的集成电路芯片甚至需要超过30道光刻/倍缩光刻工艺。

1.2.7 晶圆制造

第一个IC设计人员利用EDA辅助工具进行了电路设计。光刻版制造厂使用设计师提供的版图文件将设计的图形转印到覆盖有铬玻璃的光刻胶上，这个过程使用激光或电子束直写的方式，然后刻蚀铬玻璃形成光刻版。制成的版图将送至IC工艺线的光刻间。晶圆制造提供不同类型的晶圆，这些晶圆具有不同的晶向、不同的掺杂类型、不同的掺杂浓度，已经有或没有外延层，这是根据IC晶圆厂的要求设计的。材料制造商根据IC制造的需要制造了多种超纯材料。

一旦晶圆被送至工艺线，通常将进行激光刻划、清洗和热生长一层薄二氧化硅。在所谓的晶体管制造前端（FEOL）晶圆处理过程中，晶圆将经过多次光刻，其中大部分需要不同的离子注入形成阱区、源/漏扩展结、多晶硅栅掺杂源/漏结。前段FEOL光刻工艺只包括两个图形化刻蚀过程，一个是形成浅沟槽隔离，另一个是形成栅电极。

在后端（BEOL）工艺过程中，所有的光刻工艺通过刻蚀工艺进行。铜金属化过程中，金属层的数目决定了多次重复双镶嵌工艺：介质化学气相沉积、光刻、介质刻蚀、去光刻胶和清洗、光刻，电介质刻蚀，去光刻胶和清洗、金属层沉积、金属退火和CMP。所有的金属层形成后，沉积CVD氧化硅和氮化硅作为钝化层，最后的光刻工艺定义出焊线或凸形焊点。

最后进行芯片测试、晶粒分离、分类、封装并送给客户。

集成电路厂商需要经过数百道制造步骤和数周时间才能在晶圆表面做出微小的电子元器件和电路。晶圆处理过程包括：湿法清洗、氧化、光刻、离子注入、快速热退火、刻蚀、去光刻胶、CVD、PVD和CMP等。图1.19显示了一个先进半导体生产线上的IC芯片工艺流程。

这些工艺将详细地在后续章节中讨论，讨论中主要利用化学和物理的知识而很少涉及数学分析。

后续的章节中，将通过基本的数学、化学和物理知识对晶圆厂的这些制造技术进行详细探讨。