1.2 如何区分高速和低速

高速设计区别于低速设计，简单来说，就是分布式系统思维和集总式系统思维的区别。

那么，多高的信号速度才算高速？在讨论这个问题之前，需要注意避免进入以下两个误区：

误区1 信号周期频率 Fclock高的才属于高速设计。事实上，设计中需要考虑的最高频率往往取决于信号的有效频率（或称转折频率）Fknee。[1]

如图1.2所示，Tclock是信号的时钟周期，Tr(10%～90%)是信号的10%～90%上升时间，则信号的周期频率与有效频率分别定义为：

由数字信号处理的知识可知，现实世界中的任何信号都是由多个频率分量的正弦波叠加而成的。以方波为例，周期频率为F的理想方波，由频率为F的正弦波及其奇数次谐波（频率分别为3F、5F、7F等）组成，定义各正弦波分量的幅值为VN，其计算公式为：

根据式（1.3），一次谐波分量的幅值V1=0.64V，三次谐波分量的幅值V3=0.21V，五次谐波分量的幅值V5=0.13V。即随着频率的升高，各级谐波分量的幅值与频率成反比。

现实中的信号，随着频率的升高，其各级谐波分量的幅值比理想方波中相同频率正弦波分量的幅值下降得更快，直到某级谐波分量，其幅值下降到理想方波中对应分量的70%即功率下降到50%），定义该谐波分量的频率为信号的有效频率[57]。对现实中的多数信号而言，有效频率可由式（1.2）计算。

误区2 电容、电感是理想的器件。

在低速领域，电容、电感的工作频段比较低，可以认为它们都是理想的器件。但在高速领域，电路板上的电容、电感等已经不能被简单地视为纯粹的电容、电感。例如，当电路的两端用一个电容C相连时，在低速电路中，这两端被视为断路，而在高速电路中，假定其工作频率为F，则电容C表现出的电抗值为1/(2πF×C)，在工作频率很高的情况下，该电容C的电抗值变得很小，表现为短路。同理，在低速电路中表现为短路的电感，在高速电路中将表现为断路。本书第2章将详细介绍在何种频率点上，电容和电感将发生这种属性的变化。

在认清了以上两个误区后，我们再重新回到如何区分低速信号与高速信号的问题。

这里讲的低速信号为传输路径上各点的电平大致相同的信号，高速信号为传输路径上各点电平存在较大差异的信号。

对低速信号而言，由于传输路径上各点电平近似相同，因此，可采用集总式的思维来看待传输路径，即传输路径上各点的状态相同，在分析时，可被集中成一点；对高速信号而言，传输路径上各点的电平不同，需采用分布式的思维来看待传输路径，即不能将传输路径集中成一点来看待，而应视为多个状态不同的点。

由此可知，高速与低速的区分，不仅取决于信号频率，还取决于信号传输路径的长度，仅仅依据信号频率，并不能做出信号属于高速还是低速的结论。

一般而言，在信号传输路径的长度（即信号线的长度）小于信号有效波长的1/6时，可认为在该传输路径上，各点的电平状态近似相同。

信号波长与信号频率的关系如下：

式中 λ——信号波长；

c——信号在PCB上传输的速度，该速度略低于光速，与信号走线所在的层有关，为讨论方便起见，此处将c视为常数；

F——信号的频率。

在c为常数的前提下，λ与F成反比，即信号频率F越高，其波长越短，则低速和高速分水岭的信号线长度越短，反之亦然。

因此，在信号频率已知的前提下，可以确定低速和高速分水岭的信号线长度。显然，根据前面的讨论，此处的信号频率应采用信号的有效频率Fknee而不是信号的周期频率Fclock。

综合上述，区分高速和低速信号的步骤如下：

第一步，获得信号的有效频率Fknee和走线长度L。

第二步，利用Fknee计算出信号的有效波长λknee。

第三步，判断 L 与1/6×λknee之间的关系，若 L>1/6×λknee，则信号为高速信号，反之，则为低速信号。

在以上步骤中，需注意以下几点：

（1）如何获得信号的有效频率 Fknee呢？在有测试板等现成电路的情况下，可直接测量信号的10%～90%上升时间，再利用式（1.2）即可计算得到 Fknee的值。而在没有现成电路的情况下，可假设信号的上升沿时间为信号周期的7%[57]，此时，信号有效频率Fknee约为信号周期频率 Fclock的7倍，例如，周期频率为100MHz的时钟信号，可估计其有效频率约为700MHz。

（2）第一点对极高频信号（如频率在1GHz以上的信号）并不成立，极高频信号的上升沿很缓，上升时间甚至可能达到信号周期的20%，因此，再利用 Fknee的计算公式已经没有意义，同时，判断极高频信号属于高速还是低速，本身也是一件没有意义的事情。

对所有的高速信号，应视做传输线处理，本书第8章将详细讨论传输线的应用及设计要点。