1.3 数字电路基础

大家知道，电子电路中的信号分模拟信号和数字信号。计算机由大量的数字电路组成，它所处理的是二进制数字信号，即只有0和1两种状态信号。所有的数据、程序和各种逻辑控制都是由大量能记录这两种状态的电子器件和能实现0、1 基本逻辑控制的单元组成的。这种基本的逻辑控制电路包括逻辑门电路、组合逻辑电路（编码器、译码器、数据选择器等）和时序电路（触发器、寄存器、计数器等）。

1.3.1 基本的门电路

在数字电路中，所谓“门”，就是实现一些基本逻辑关系的电路。最基本的逻辑关系可归纳为与、或、非三种，所以最基本的逻辑门为与门、或门和非门。

1．“与”逻辑关系及与门电路

当决定一件事情的各个条件全部具备时，这件事才会发生，这样的因果关系称之为“与”逻辑关系。

实现“与”逻辑关系的电路称为与门。通常“与门”的输入端可以有2、4、8个，而输出端只有一个，电路的符号如图1-7(a)所示。逻辑表达式为F=A·B。

若以高电平表示1，低电平表示0时，称为正逻辑，反之为负逻辑。对于当前广泛使用的门电路，高电平大于3.6V，低电平小于0.3V。

2．“或”逻辑关系及或门电路

当决定一件事情的各个条件中，只要具备一个或一个以上时，这件事就会发生，这样的因果关系称之为“或”逻辑关系。

实现“或”逻辑关系的电路称为或门。通常或门的输入端可以有2、4、8个，而输出端只有一个，电路的符号如图1-7(b)所示。逻辑表达式为F=A+B。

3．“非”逻辑关系及非门（反相器）

非就是反，就是否定。实现“非”逻辑关系的电路称为非门。非门的输入端只有1个，输出端也只有一个，电路的符号如图1-7(c)所示。逻辑表达式为。

由这三种基本的逻辑门电路还可以构成“与非”门、“或非”门、“与或”门、“与或非”门、“异或”门等门电路。

1.3.2 三态门与缓冲器

1．基本原理

三态门有三种输出状态，即高电平(1)、低电平(0)和高阻态，其中高阻态也称为浮空状态。当三态门处于浮空状态时，可使输出端与输入端在逻辑上“分离”。三态门有输出端、输入端和控制端，输出端可以与输入端同相，也可以与输入端反相。控制端可以是高电平控制，也可以是低电平控制。三态门的逻辑符号如图1-8所示，其中图(a)、图(b)为同相输出，图(c)、图(d)为反相输出，图(a)、图(c)为高电平控制，图(b)、图(d)为低电平控制。

在实际使用中，只有当控制信号有效时，输出端与输入端接通，信号由输入端送输出端，即起到缓冲的作用，因此三态门也称为三态缓冲器。控制信号无效时，输出高阻态，信号不能输出。

图1-9所示电路为多个三态门挂到总线AB上。三态门最重要的一个用途是可以实现用同一根总线（导线）轮流传送几个不同的数据或控制信号。如令E1=1，则A1的数据可传送到总线AB上，另外两个三态门的输出处于高阻状态。注意在某一时刻，E1、E2、E3只能有一个为1，不能有两个或两个以上同时为1。如果有多个为1，则引起总线冲突，这方面的知识对于微型计算机系统设计非常重要。这种利用总线传送数据和控制信号的方法在现代电子计算机技术中用得极为广泛。

2．典型的TTL三态门集成电路

常用的三态门芯片有74LS240、241、242、244、245、366、367等，下面主要介绍74LS244和74LS245。

（1）74LS244

74LS244是一个8路数据缓冲器，其逻辑功能和外部引脚如图1-10所示。

由图可见，该缓冲器内部包含8个三态缓冲单元，它们被分为两组，每组4个单元，分别由门控信号和控制。当为低电平时，输入端1A1～1A4 的高电平或低电平将被传送到输出端1Y1～1Y4；当为低电平时，2A1～2A4的高电平或低电平将被传送到输出端2Y1～2Y4；当和为高电平时，输出呈高阻态。把它用于8位数据总线时，可将和端连在一起，由一个信号控制。74LS244是一种单向数据缓冲器，数据只能从A端传送到Y端，若要实现双向数据传送，可选用双向数据总线缓冲器74LS245。

（2）74LS245

74LS245的逻辑功能和外部引脚如图1-11所示。它的内部包含8个双向三态缓冲器。控制信号中，除了一个低电平有效的门控信号输入端之外，还有一个方向控制端DIR。只有当为低电平时，数据才能从A传送到B或从B传送到A；当DIR为高电平时数据从A传送到B，而DIR为低电平时数据从B传送到A。

1.3.3 触发器与锁存器

1．基本原理

触发器是一种具有记忆功能的器件，它有两种稳定状态，分别表示1和0。在数字电路中，常用来构成寄存器、计数器等部件。触发器有多种形式，常用的有R-S触发器、D触发器、J-K触发器及T触发器等，这里以计算机中常用的D触发器为例说明触发器的工作原理。

D触发器的逻辑电路及符号如图1-12所示。

该触发器由六个与非门组成，输出端为Q和端，另外增加一个时钟控制端CP。其中G1和G2构成基本的RS触发器。该D触发器为正边沿触发器，也称维持-阻塞D触发器。下面分析其工作原理和逻辑功能。

（1）当CP=0时，与非门G3和G4被封锁，其输出Q3=Q4=1，触发器处于一种稳态。在此期间，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可输入数据D，Q5=D，Q6=Q5=D。

（2）当CP由0变1时，触发器翻转。这时G3和G4打开，它们的输出Q3和Q4的状态由G5和G6的输出状态决定，即由输入信号D决定：

① 当D=0时，Q5=1、Q6=0，从而使Q4保持1，Q3变成0。这时G1和G2组成的基本触发器得到互补的输入，其输出状态Q=0、。

② 当D=1时，Q5=0、Q6=1，从而使Q3保持1，Q4变为0。触发器的输出状态Q=1、。

当CP由0变1时，Q状态跟着D状态变化。它能记忆0、1信息。

根据以上分析，可得D边沿触发器的特征方程为Qn+1=D。其工作波形如图1-13所示，真值表如表1-2所示。

（3）触发器翻转后，在CP=1时输入信号被封锁。当D=0时，触发器翻转后，Q3=0，由于Q3至Q5的反馈线将G5封锁，因此Q5、Q6、Q3和Q4在D发生变化时都不会改变状态。当D=1时，触发器翻转后，Q4=0，由于Q4至G6和G3的反馈线将G6和G3封锁，因此Q6、Q3和Q4在D发生变化时都不会改变状态。

总之，该触发器在CP上升沿前接收输入信号，上升沿时触发翻转，上升沿后输入被封锁。CP上升沿前，传输输入信号D的门G5、G6的输出状态跟着D的状态变化，因此这种电路不存在一次变化现象。

由式Qn+1=D可知，D触发器可以把某时刻根据输入信号产生的状态保存下来，所以常用做数据锁存器。Rd端为强迫复位端，Sd端为强迫置位端。Rd、Sd均为低电平有效，且不受CP状态限制。

2．典型的数据锁存器——74LS373

锁存器具有暂存数据的能力，能在数据传输过程中将数据锁住，然后在此后的任何时刻，在输出控制信号的作用下将数据传送出去。

74LS373是一种常用的8D锁存器，它可以直接挂到总线上，并具有三态总线驱动能力。图1-14是其逻辑功能图和外部引脚图，表1-3是其真值表。

从图1-14可以看出，74LS373由一个8位寄存器和一个8位三态缓冲器构成，寄存器的每个单元则是一个具有记忆功能的D触发器。它有两个控制输入端，即输入使能端G和允许输出端。当G为高电平时，加在各触发器的D输入端的0或1电平被打到它的Q端，且记忆在那里。端电平与Q端的相反。此后，若在端作用一个低电平脉冲，记忆在的电平将经三态门再反相后传输到输出端O。可见，如果这两个控制脉冲同时作用，锁存器的输出O将随输入D而变，呈透明态。若将G端的高电平撤除使之变成低电平，保持低电平，输出端O将是前面锁存的数据，这时D端的任何变化都不影响输出。如果端为高电平，则不论G的电平如何，输出将呈高阻态，与总线断开。、G、D和O信号之间的关系如表1-3所示。