2.2　a-Si TFT技术

a-Si TFT是TFT-LCD使用最久、应用最广的TFT技术，具有成膜工艺多样化、性能稳定、均一性好等特点。

2.2.1　a-Si半导体特性

a-Si TFT的基本特性取决于a-Si半导体的特性，a-Si半导体的基本特性是载流子传输特性。

1. a-Si的结构特征与能带模型

a-Si结构特征是短程有序、长程无序。a-Si在一个原子或几个原子间距范围内大体保留单晶硅（c-Si）中的四面体结构配位形式，但在长程呈连续无规网络，键角和键长发生畸变。a-Si的结构特征如图2-10所示，r1、r2、r3等原子间键长从0.35nm到1nm不等，键长偏差在20%左右。原子间键角θ随机地分布在109o28′±10o的范围内。短程有序决定了a-Si的能带结构、电导、热导、光学性质等半导体特性，长程无序决定了a-Si的散射、迁移等性质。

大量Si悬挂键的存在使a-Si具有很高的缺陷态密度，导致a-Si的电子迁移率低于1cm2/Vs。a-Si的载流子传输路径如图2-11所示。a-Si强化学键在导带最小值（Conduction Band Minimum，CBM）下面和价带最大值（Valence Band Maximum，VBM）上面形成相当深的、高密度的局部态，导致载流子的俘获。Si的带隙形成机理如图2-12（a）所示，Si能级的CBM和VBM分别由sp3杂化轨道的反键（sp3 σ*）态和成键（sp3 σ）态组成。σ*–σ级的能量差就是Si能带的带隙。a-Si电子结构缺陷如图2-12（b）所示，如果出现一个Si空位，则在靠近带隙中间就会形成一个悬挂键和一个不成对电子，悬挂键会被一个电子占据。所以，Si空位既表现为一个电子陷阱，也表现为一个空穴陷阱。Si空位的存在会导致N型TFT和P型TFT的特性恶化。因此，需要对a-Si的悬挂键进行氢化处理，对悬挂键起“饱和”作用以减少缺陷态数目。a-Si:H电子结构如图2-11（c）所示。这种含有大量硅氢键Si:H的非晶态固体叫作氢化非晶硅（a-Si:H）。a-Si:H中的H能够补偿a-Si中大量存在的悬挂键，在带隙中减少亚带隙缺陷DOS，可以提升a-Si:H的电导率。

由于a-Si长程无序，薛定鄂方程中的势能函数不再是周期性分布，电子的波函数不再是布洛赫波，其状态不能再由简约波矢k表示。所以，a-Si不具有真正的能隙。考虑到缺陷后的能带图中应包含带隙中的缺陷态。含有大量硅氢键Si:H的非晶态固体就叫作氢化非晶硅（a-Si:H）。图2-13给出了a-Si:H的能带结构。能量EC线上面的导带和能量EV线下面的价带分别对应各自的广延态，中间类似单晶硅禁带宽度的区域叫作迁移率隙。导带和价带的带尾延伸到迁移率隙，对应的电子状态叫作局域态，费米能级EF附近的局域态叫作深能级局域态。导带带尾的尾态可以俘获电子，减小导带的电子密度，价带带尾的尾态可以俘获空穴，减小价带的空穴密度，这些被俘获的电子或空穴是a-Si的导电成分，统称为载流子。导带和价带的带尾态密度呈指数级变化。除尾态外，a-Si:H的悬挂键和网格缺陷也会引入俘获态，即深能级陷阱。在外加电场作用下，局域态中的电子要从一个局域态跳跃到另一个局域态而导电，需要声子的帮助，这种跳跃式导电的迁移率很低。而广延态电子的迁移率很高，广延态和定域态的边界叫作迁移率边。a-Si:H的迁移率隙就是导带和价带各自迁移率边之间的能量差，单位为电子伏特（eV）。

2. a-Si的电学特性与光学特性

a-Si的主要电学特性是导电特性。在室温下，器件质量本征a-Si:H的暗电导率σd小于10?10（?cm）?1，暗电导激活能Ea约为0.8eV（≈1/2Eg）。本征a-Si:H的直流暗电导率σd主要由电子的输运特性决定，表现出弱n?型电导特征，电子的漂移迁移率约为1cm2/Vs，空穴的漂移迁移率约为0.01cm2/Vs。

图2-14给出了a-Si直流暗电导率与温度关系。T≠0时，定域态中的电子可通过与a-Si格子相互作用进行跳跃式导电，迁移率比扩展态中的电子迁移率要小。温度较低时，电子只能从费米能级EF以下的能量状态通过声子的帮助跃迁到EF以上的邻近空态，形成定域态的近程（几个KT）跳跃电导，电导率正比于exp（?T?1/4）。随着温度的升高，电子由EF被激发到接近EC的带尾定域态，通过声子的帮助，从一个定域态跃迁到另一个定域态，形成带尾定域态电导。在较高温度时，电子吸收足够的能量，从费米能级EF被激发到迁移边EC以上的能态形成扩展态电导。载流子由费米能级EF激发到扩展态或带尾局域态的电荷输运机理，都属于热激活型导电，电导率正比于exp（?E /KT）。其中，E是激活能。T=0K时，能量在定域态范围内的电子迁移率为零。当电子态能量通过扩展态与尾部定域态交界处的临界能量，即进入扩展态时，电子迁移率突增至一个有限值。

a-Si的光学特性主要包括光吸收和光电导。要求用于TFT开关的a-Si的薄膜表面均匀、折射率高、透光性能好、尽量避免光生载流子的生成。在光照射后，a-Si可成为一个光导体。光导体的本质是光子和电子的相互作用，此过程伴随电子在不同能量状态之间的跃迁。根据a-Si:H对不同的光子吸收差别，可将它的吸收光谱分为弱吸收区、指数吸收区、本征吸收区三个区域。

（1）弱吸收区：位于近红外区的低能吸收，对应电子在定域态之间跃迁。相关的定域态密度较小，所以吸收系数α一般在1～10cm?1。这部分吸收称为本征吸收，其特点是α随光子的能量减小趋于平缓。

（2）指数吸收区：这个区域的吸收对应电子从价带边扩展态到导带尾定域态的跃迁，或者电子从价带带尾定域态到导带边扩展态的跃迁。由于带尾定域态的态密度分布为指数型，所以这部分的能量变化虽然不大，但是吸收系数呈指数型变化，变化范围跨越两三个数量级，最高可达104cm?1。

（3）本征吸收区：对应价带内部向导带内部跃迁，吸收系数α一般在104cm?1以上，随光子能量的变化具有幂指数特征，即。

2.2.2　a-Si TFT开关特性

a-Si TFT的开关功能是通过TFT器件的MIS构造实现的，可以用能带理论解释这种开和关的原理。

1. MIS构造的沟道特性

在外加电压的作用下，TFT器件的能带发生变化，相应地形成低沟道电阻的开态和高沟道电阻的关态。TFT器件电压设定和沟道分区如图2-15所示，假定TFT器件的源极电压Vs=0V，漏极电压Vd>0V，则漏源极电压差Vds>0V。由于沟道上各处电压状态不同，分别设定源极边上对应的沟道垂直结构为位置①，沟道正中央的垂直结构为位置②，漏极边上对应的沟道垂直结构为位置③。

当栅极电压Vg小于0V，即Vgs<0V时，接近G-SiNx的I-a-Si层电子在负电场作用下被排挤，TFT器件处于关态。TFT器件关态时的能带和电荷分布如图2-16所示。在图2-16的位置①，金属的负表面电势使I-a-Si能带向上弯曲。在I-a-Si靠近G-SiNx的表面（沟道），相比I-a-Si层体内有更高的空穴密度和更低的电子密度。在位置②和位置③，靠近G-SiNx表面的I-a-Si层能带延续位置①的能带关系。不过，在位置③靠近n+a-Si和漏极的I-a-Si表面，由于Vds>0V，受漏极金属正表面电势的作用，I-a-Si能带向下弯曲，在n+a-Si表面形成电子积累。随着Vgs负偏压增大，I-a-Si/G-SiNx界面的电子逐渐被挤走，I-a-Si/G-SiNx界面的导电机制被弱化。电子密度相对高的I-a-Si层体内电子被空穴俘获，形成很小的电流。

增大Vgs负偏压，I-a-Si层的电子进一步被挤到靠近PA-SiNx层一侧。在Vgs负电压的吸引下，PA-SiNx层积累一些正离子，相当于往沟道方向施加一个正电场，使靠近PA-SiNx的I-a-Si层比体内具有更高的电子密度和更低的空穴密度。I-a-Si/PA-SiNx的界面态密度逐渐增大，更多的界面态本征电子参与导电。如图2-16的位置②所示，PA-SiNx表面积累的正离子诱使沟道中央的I-a-Si能带向下弯曲，使I-a-Si在接近PA的表面形成电子积累形成背沟道。在漏极正电压作用下，背沟道的电子俘获空穴形成电子电流。所以，Vgs<0V时，I-a-Si层体硅和背沟道上的体电流和背沟道电流是主要的导电机制。

继续增大Vgs负偏压，I-a-Si层的电子被进一步挤到PA-SiNx边界，导致体电子密度更低，靠近PA-SiNx的背沟道变浅。相应地，体电流和背沟道电流进一步降低。当Vgs负电压达到某个值时，I-a-Si/PA-SiNx界面的电子态密度消失，体电流和沟道电流基本消失。这时的Vgs是理想的关态电压Vgoff。当Vgs<Vgoff时，I-a-Si/PA-SiNx界面的背沟道空穴参与导电，形成背沟道空穴电流。同时，在负的Vgs大电压和正的Vds大电压共同作用下，在栅极和漏极之间产生热离子，发射出空穴，形成空穴载流子，在I-a-Si/G-SiNx界面形成空穴积累，产生空穴大电流。所以，Vgs<Vgoff时，I-a-Si层靠近栅极一侧的前沟道空穴电流是主要的导电机制。

Vgs<0V时的关态漏电流越小越好，一般把a-Si TFT的关态电压Vgoff设计在?6V左右。具体值和I-a-Si/PA-SiNx界面的a-Si:H悬挂键态密度及两层物质的表面状态有关，进行合理的工艺设计可以确定关态电压值。

当Vgs>0V时，TFT器件逐渐进入开态。TFT器件开态时的能带和电荷分布如图2-17所示。在图2-17的位置①，如果EV和EC之间的迁移率隙中央能级在费米能级EF之上，靠近G-SiNx界面的I-a-Si能带在栅极金属正表面电势的作用下向下弯曲，空穴耗尽形成高阻态的空间电荷区。在I-a-Si靠近G-SiNx界面，相比体内有更高的电子密度和更低的空穴密度。如图2-17的位置②所示，由于I-a-Si迁移率隙中存在缺陷态，使得外加电场（Vgs>0）产生的电子跃迁到导带带尾前先被缺陷态俘获。增大Vgs可使迁移率隙中央能级在费米能级EF之下，I-a-Si表面的电子密度比空穴密度大，形成反型层。增大Vgs后费米能级EF进入导带带尾，使I-a-Si表面从弱反型转为强反型。在图2-17中，靠近G-SiNx界面的I-a-Si能带结构，费米能级EF进入导带带尾后形成的反型层，在源漏极之间提供了一条导电的前沟道。在源漏极Vds正电压作用下，来自源极的电子流过沟道形成电子电流。这就是TFT的打开状态。

把费米能级EF进入导带带尾形成强反型所需的栅极电压称为TFT器件的阈值电压Vth。I-a-Si的膜质越好，迁移率隙中的缺陷态密度越少，阈值电压Vth越低。a-Si TFT的阈值电压一般在1V左右。当0<Vgs<Vth时，EF在迁移率隙中间移动，Vgs感应出的载流子小部分进入I-a-Si的深能级局域态，大部分进入I-a-Si/G-SiNx界面态。这时，I-a-Si/G-SiNx界面态，以及I-a-Si深能级缺陷俘获电子是主要的导电机制。当Vgs>Vth时，沟道形成，随着Vgs的增大，EF进一步接近导带边，参与导电的自由电子数增加，沟道电流持续增大。a-Si的费米能级EF不能进入态密度很高的导带，所以不能像单晶硅那样形成大电流。a-Si的开态导电机理主要是导带尾态俘获电子形成电子电流，相应的开态电压标示为Vgon。

2. MS构造的欧姆接触

TFT器件中MIS构造产生的电流，要从源漏极输入和输出。这个接口通过n+a-Si和源漏极之间的MS构造欧姆接触实现。欧姆接触电阻与a-Si的掺杂浓度ND成反比，与MS的公函数差ΦB成正比。TFT器件欧姆接触的能带和电荷分布如图2-18所示。图2-18（a）给出了低掺杂浓度MS接触的能带和电子流动路径。ΦB=ΦM?χS，表示电子从金属流向a-Si的势垒高度。式中，ΦM表示金属功函数，χS表示a-Si的电子亲和势。扩散电压VB=（EF?EFM）/q，表示电子从a-Si:H流向金属的势垒高度。这种情况下，越过势垒的热离子发射电流占支配地位，MS电阻较大。提高掺杂浓度至ND≥1019cm?3，形成如图2-18（b）所示的MS接触能带和电子流动路径。这时，载流子可以穿越隧道而不是越过势垒，MS电阻较小。由于势垒两边的电子都可以穿越隧道，所以欧姆接触具有正负偏压下对称的电流?电压关系。

如图2-18（b）所示，降低欧姆接触电阻，除可提高掺杂浓度外，还可降低势垒高度qΦB。通常，a-Si的电子亲和势χS为4.05eV。可用作源漏极金属的Cr、Mo、Al、Cu的功函数ΦM分别为4.5eV、4.6eV、4.28eV、4.65eV。其中，Al的功函数最小，相应的ΦB最小，相同情况下的欧姆接触电阻最小。欧姆电阻越小，流过的电流就越大。TF开态电流越大越好，但关态要避免大电流。

3. TFT器件的I-V特性

TFT器件的I-V特性如图2-19所示。Vgs<Voff的区域称为蒲尔?弗朗克发射区，曲线④对应的导电机制主要是前沟道的热离子发射形成空穴电流。Voff<Vgs<0的区域叫作后亚阈值区，曲线③对应的导电机制主要是体硅和背沟道的电子电流。0<Vgs<Vth的区域称为前亚阈值区，曲线②对应的导电机制主要是体硅和前沟道界面态的电子电流。Vth<Vgs的区域称为阈上区，曲线①对应的导电机制主要是前沟道的电子电流。后亚阈值区和前亚阈值区统称为亚阈值区，是TFT开态和关态之间的过渡区。

在TFT-LCD中，关态电压Vgoff和开态电压Vgon的实际值是一个电压范围。假设最大像素电压为±Vpm，那么，TFT器件的关态电压范围就是[Vgoff?Vpm，Vgoff+Vpm]，开态电压范围就是[Vgon?Vpm，Vgon+Vpm]。其中，Vgoff+Vpm<0V，Vgon?Vpm>Vth。为避免TFT器件过分进入大电流的蒲尔?弗朗克发射区，一般把Vgoff的绝对值设计在Vpm值左右。TFT阈上区对应的是一个电阻值在兆欧级的沟道，其阻值随Vgon的增大而减小，电流与栅极电压Vgon大致呈线性关系。为了保证所有灰阶电压下的TFT器件都具有良好的开关速度，Vgon要尽量大，但Vgon太大会增加驱动电路的成本和功耗。

2.2.3　a-Si TFT工艺技术

根据对TFT开关态电流大小范围的要求，可以参考非饱和区（Vgs>Vth，Vds<Vgs?Vth）电流公式（2-1）和饱和区（Vds>Vgs?Vth，Vgs>Vth）电流公式（2-2），分别设定相关工艺参数。在a-Si TFT中，本征非晶硅a-Si:H的成膜质量影响μ的值，栅极绝缘层G-SiNx的成膜质量影响Cox的值。此外，重掺杂n+a-Si的成膜质量影响源漏极的欧姆接触特性，保护绝缘层PA-SiNx影响器件漏电流特性。SiNx、a-Si:H和n+a-Si等薄膜都是通过PECVD制备的。

1. SiNx薄膜的工艺技术

非晶SiNx薄膜的性能取决于薄膜中Si、N和H三种原子的相对浓度。用PECVD沉积的SiNx薄膜中，H含量为10%～40%，大部分H原子都以Si-H键和/或N-H键的形式存在，H能起到饱和缺陷的作用。随着衬底温度增加或RF功率增加，薄膜中总的H含量下降。比如，当衬底温度高于400℃时，更多的H扩散出并导致薄膜中大量Si-H键和/或N-H键断裂，使SiNx薄膜中的陷阱态密度增加。SiNx和a-Si:H薄膜之间的界面特性严重影响迁移率μ的值。迁移率μ随SiNx薄膜表面粗糙度的下降而近似线性增加。SiNx薄膜表面粗糙度依赖于SiNx薄膜的沉积条件及等离子体处理对薄膜表面的各种修饰。

作为栅极绝缘层的G-SiNx，通过影响Cox来调节a-Si TFT的开态电流和关态电流。提高G-SiNx薄膜的介电常数或降低膜厚可以增大开态电流。如果G-SiNx太薄，则很难保证TFT器件所需的7～9MV/cm的绝缘耐压能力，而且会因为G-SiNx中穿孔较多而引起扫描线和数据线短路。

作为保护绝缘层的PA-SiNx，主要功能是防止水汽扩散，防止钠离子和氧进入a-Si TFT器件中。形成于I-a-Si和PA-SiNx接触区域的背沟道，是产生器件漏电流的一个重要因素。漏电流的大小受到PA-SiNx上俘获的正电荷数目的控制。降低背沟道漏电流的工艺对策是在I-a-Si和PA-SiNx界面进行化学处理，从而降低背沟道的导电能力。常用的化学处理方法是在沟道刻蚀后进行O2离子处理，在PA-SiNx成膜前进行H2处理。不同O2离子处理和H2离子处理情况下的Vg-Id特性如图2-20所示。作为对比，图中分别给出了有无O2离子处理/有H2处理、有O2离子处理/无H2处理、有O2离子处理/有H2处理三种情况下的器件Vg-Id特性。其中Vbg给出三种电压值，模拟了背沟道可能出现的电压范围。

2. a-Si薄膜的工艺技术

在a-Si TFT中，a-Si薄膜分为用作导电沟道的本征层I-a-Si（因为含H也常用a-Si:H表示）和用作欧姆接触的重掺杂n+a-Si。

在a-Si:H薄膜沉积过程中，H成分的存在通过钝化作用降低了悬挂键密度，使薄膜中Si的无序程度下降，从而降低了带尾态密度。在气体流速、反应气压、RF功率、衬底温度等薄膜沉积工艺条件中，衬底温度对a-Si:H薄膜H含量的影响最大。增加衬底温度，会增加H从a-Si:H薄膜中扩散出去的量，使薄膜中的H含量下降。用衬底温度在220～350℃的PECVD沉积的a-Si:H薄膜，H含量为10%～30%，主要以SiH或SiH2基团的形式存在。只含有SiH基团的a-Si:H薄膜最适合制作a-Si TFT。H含量下降会导致a-Si:H薄膜的光学禁带宽度下降，使a-Si TFT在工作时更容易产生光生载流子，从而影响器件特性。增加RF功率，a-Si:H薄膜容易产生更高的缺陷态密度。因此，PECVD系统一般在低RF功率下沉积a-Si:H薄膜，以确保更好的台阶覆盖和低缺陷态密度。

通常，靠近G-SiNx一侧的a-Si:H薄膜用低速成膜工艺，以提高a-Si:H薄膜的膜质。在远离G-SiNx一侧的a-Si:H薄膜用高速成膜工艺，以降低生产节拍。并且，为了保证a-Si:H薄膜/G-SiNx界面，以及a-Si:H薄膜/n+-a-Si界面的清洁程度，G-SiNx层、a-Si:H薄膜和n+-a-Si薄膜采用连续成膜工艺。连续成膜工艺加上a-Si:H薄膜低速成膜工艺，可以减少a-Si:H薄膜/G-SiNx界面的凹凸现象，提高电子迁移率μ。图2-21给出了a-Si TFT器件各层膜厚和膜质处理要求，并且对各层膜的膜厚给出了一个参考值。一般，400?先用低速成膜工艺，后1800?用高速成膜工艺，以避免全部低速成膜带来的高关态电流现象和全部高速成膜带来的低开态电流现象。

a-Si TFT器件的n+a-Si薄膜用于形成欧姆接触，同时也起到空穴阻挡层的作用。一般用PECVD沉积n+a-Si薄膜，气源包含约1%PH3的硅烷混合气。沉积n+a-Si薄膜的上述混合气被H2以50:1的比例稀释，有利于在反应中形成n+uc-Si薄膜，从而降低n+a-Si薄膜的电阻率。n+a-Si薄膜的电阻率一般在102?·cm量级。设定n+a-Si薄膜膜厚为400?，源漏极的四方形边长分别为4μm和25μm，源漏极的欧姆接触电阻应该在102?量级。对于a-Si TFT器件106?量级的开态电阻，欧姆接触电阻的阻值可以忽略不计。

在BCE结构中，上层n+a-Si只比下层I-a-Si多掺杂1%左右的磷（P），所以n+a-Si和I-a-Si的刻蚀比只有3～5。为了刻蚀掉基板上所有TFT沟道区的n+a-Si，并保证TFT器件特性的均一性，工艺窗口就非常小。所以，如果n+a-Si层厚度为300～500?，本征a-Si层的厚度就要达到2000～3000?。在刻蚀n+a-Si层时，可以获得较高的n+a-Si/SiNx选择比，I-a-Si层只需要刻蚀掉300～500?，剩下的I-a-Si层能够保证基本的TFT器件特性。

3. a-Si TFT阈值电压漂移

根据源漏极电流公式，a-Si TFT的阈值电压Vth不稳定会导致器件电学性能的不稳定。Vth漂移可以通过精确控制沉积速率、气体流量和衬底温度等PECVD工艺条件进行对策。Vth漂移还与栅压偏应力、温度偏应力、时间偏应力等外界因素有关。Vth漂移引起的器件不稳定性受到电荷注入和深隙态密度增加两种机制的影响，其中，电荷注入栅极绝缘层中是主因。负栅压对a-Si:H薄膜本身没有影响，但是会导致正电荷注入栅极绝缘层中。而正栅压既导致a-Si:H薄膜中深隙态的产生，又导致栅极绝缘层中负电荷的积累。

Vth漂移量与栅极电压（栅压）值、极性和占空比，以及a-Si TFT在栅压作用下的环境温度和持续时间有关。这种在一定温度下的电压应力称为温度/电压应力（Bias Temperature Stress，BTS）。在正负BTS及不同脉宽的栅压偏应力下的Vth漂移如图2-22所示。在施加负交流AC的BTS（±20V/70℃）下，Vth漂移的数值随着脉冲宽度的下降而下降。作为比较，施加负AC的BTS的Vth漂移程度比施加负DC的BTS要小。TFT-LCD的a-Si TFT栅极工作在选择性脉冲，即AC驱动状态。扫描线的信号由连续的不同宽度的正负脉冲组成。正的和负的AC BTS应力相叠加使用，会造成Vth漂移的净增量。通过进行BTS应力模拟和Vth漂移的计算，可以判断及对策TFT器件的裕量是否满足产品的寿命规格。

2.2.4　a-Si TFT开关的工艺设计

a-Si TFT开关的工艺设计包括开态特性的工艺设计和关态特性的工艺设计。

1. TFT开态特性的工艺设计

在TFT-LCD中，TFT开关在绝大部分的时间里工作在非饱和区。对于大小为±5V的最大像素电压，TFT源漏极两端的最大电压差虽然可以到达10V，但是图2-2中的Vp在TFT打开后很快就能达到接近Vd的大小，即Vds的值会在非常短的时间内下降到一个很小的值。当Vds<（Vgs?Vth）时，TFT进入非饱和区。根据式（2-1），若要提高TFT器件的开态电流Ids，则可以提高μ、Cox、W/L、Vgs和Vds的值，或者降低Vth的值。除Vgs和Vds外，其他参数都可以通过工艺设计或结构设计进行控制。

通常，a-Si电子迁移率μ的范围在0.3～1.0（cm2/Vs）。μ与a-Si晶粒大小、材料的定域态密度（主要是悬挂键密度）、界面态密度等有关。提高电子迁移率μ，则要求I-a-Si膜必须具备良好的半导体特性，特别是在与栅极绝缘层接触的一侧。可以通过Ron组成说明电子迁移率μ对TFT开态电流的影响。TFT器件Ron的组成如图2-23所示。其中，欧姆接触电阻r?和n+-a-Si的电阻rn是一个定值。虚线所包围的区域表示沟道反型层，中央部分的电阻为ra，沟道两头的电阻受沟道梯度分布的影响所以阻值不同。通常，ras2>ras1>rad1>rad2。相应地，对应源极和漏极本征区的电阻大小关系分别为ris3>ris2>ris1和rid3>rid2>rid1。因为，电流的路径是漏极→漏极I-a-Si电阻rid→沟道电阻ra→漏极I-a-Si电阻ris→源极。提高TFT器件的电子迁移率μ就可以降低沟道电阻ra。在图2-23中，降低TFT器件电流通道上的rid和ris阻值，也可以提高开态电流Ion。因为rid和ris是上下型电阻，减小I-a-Si的膜厚可以降低rid和ris的阻值。所以，I-a-Si的膜厚一般设定在2200?左右。

I-a-Si膜不同成膜速度下的Vg?Id特性和Vd?Id特性如图2-24所示。如图2-24（a）所示，单从开态电流看，2200?都用低速成膜的开态时电流最大，2200?都用高速成膜的开态时电流最小，高低速成膜的开态电流介于两者之间。如图2-24（b）所示，如果2200?都采用高速成膜工艺，则TFT器件的开态电流较小，相应的关态电流也小，如果2200?都采用低速成膜工艺，则TFT器件的开态电流较大，相应的关态电流也大。如果400?先用低速成膜工艺，后1800?用高速成膜工艺，则TFT器件的开态电流折中，相应的关态电流较小，这也是在TFT-LCD中，TFT器件的I-a-Si膜先用低速成膜，再用高速成膜的原因。

提高Cox的方法，可以提高G-SiNx的介电常数或降低G-SiNx的膜厚。提高W/L可以增加W或降低L。为了获得更高的TFT开态电流，L基本都会选择工艺水平能够保证源漏极同层金属不发生短路基础上的最小间距，该间距基本上是一个固定的值。合理的W/L设计，主要通过TFT器件的结构设计来实现。

提高Vg和Vd可以增加TFT器件的开态电流，但在实际设计中基本不用这种方式，因为这样会增加驱动电路的成本和功耗。通常，扫描驱动电路的输出电压规格在40V以内，即Vgon?Vgoff<40V。在扫描驱动电路输出电压范围内，可以适当调整Vgon和Vgoff的值。不过，Vgoff一般设在关态电流的极小值附近，基本上是一个定值，如?6V。Vgon实际设计一般不会超过30V，因为Vgon?Vgoff接近40V时，电压不稳定，且Vgon太高容易造成像素特性恶化。

降低Vth值是工艺设计时必须考虑的因素。TFT器件的栅极电压绝大部分时间都工作在Vgoff状态。受到Vgoff负电压的诱导，G-SiNx层上会感应积累带正电的离子，以抵消栅极部分负电压的作用。G-SiNx层上积累的正离子将导致TFT器件的阈值电压Vth变小，开态电流Ion增加。但Vth漂移带来的Ion增加作用并不明显，对Ioff却造成明显影响。Vth漂移后，漏电流明显增大，使得TFT器件特性恶化。很显然，Vgoff的绝对值越大，Vth漂移就越明显。在工艺上，预防Vth漂移的措施是控制G-SiNx膜质，特别是和I-a-Si膜接触的一侧。

2. TFT关态特性的工艺设计

TFT器件特性设计还要降低关态电流Ioff。降低Vth提高了Ion，但也增大了漏电流Ioff，所以稳定Vth也是TFT关态特性工艺设计的关键。根据TFT器件原理，产生漏电流的一个重要因素是TFT器件的背沟道效应。背沟道形成于I-a-Si和PA-SiNx接触的地方，且受到PA-SiNx上俘获的正电荷数目的控制。背沟道效应产生一个寄生TFT，形成另外一条小电流通道。小电流对TFT开态电流的贡献并不明显，但是造成的关态漏电流对TFT器件的影响很严重。

通过工艺设计，在I-a-Si和PA-SiNx界面进行化学处理，可以降低背沟道的导电能力。除通过控制I-a-Si和PA-SiNx界面的质量来降低背沟道漏电流外，调节a-Si膜厚或G-SiNx膜厚也可以控制背沟道漏电流。增加a-Si膜厚或G-SiNx膜厚，背沟道引起的漏电流会减小。但是，G-SiNx膜厚增加后，TFT器件MIS结构的单位面积电容Cox会降低，导致开态电流降低。

Ioff对环境的要求比较严格。温度和光照这两大环境因素都会影响TFT器件的漏电流Ioff。TFT-LCD工作温度范围一般在0～50℃。随着温度升高，更多的电子获得足够的能量跃迁到导带带尾，同时在价带带尾留下空穴。在外加电场作用下，电子或空穴在带尾跃迁，即从一个局域态跃迁到另外一个局域态，形成更大的电流。所以，温度越高，TFT关态漏电流Ioff越大。

a-Si在光照后的光电导与没有光照时的暗电导的比值可达105数量级。a-Si:H的光学带隙约1.7eV，如果光照能量大于a-Si:H的光学带隙，将在a-Si:H的扩展态上产生电子空穴对，在外加电场作用下形成电流。10000?厚的a-Si:H薄膜可以实现对太阳光谱的完全吸收。为了降低a-Si的光电导，TFT-LCD中的a-Si:H薄膜不能太厚，一般控制在2000?左右，相应的光敏性在102数量级左右。在TFT器件的工作环境中，既有来自背光源的光照，也有来自外界的光照。光生载流子的导电机理及对TFT开关电流的影响如图2-25所示。如图2-25（a）所示，反射光和杂散光在I-a-Si半导体中形成光生载流子，即电子空穴对e-h，电子往漏极方向移动，空穴往源极方向移动，从而形成空穴漏电流。如图2-25（b）所示，光生载流子可以使漏电流有102数量级的提升。因此，抑制光生载流子是TFT器件设计的一项重要工作。