2.5.3 工艺制程
图2-9所示的N-Well CMOS（A）芯片结构的制程由工艺规范确定的各个基本工序、相互关联及将其按一定顺序组合而构成。为实现此制程，要完成以下主要工艺：P-型硅衬底进行31P+注入，形成 N-Well；硅局部氧化（LOCOS），形成元器件隔离；生长栅氧化膜（SiO2），形成MOS介质层；Poly淀积/掺杂并刻蚀，形成硅栅结构（N+Poly/SiO2）；硅栅自对准注入，形成源漏掺杂区（N+S/D，P+S/D）；薄膜淀积（BPSG/LTO）及溅射金属（AlSi）等。
由多次氧化、光刻、杂质扩散、离子注入、薄膜淀积及溅射金属等各个基本工序构成芯片制程，形成了以下元器件及其杂质层、介质层和互连金属层。
（1）芯片中的各个元器件：电阻/二极管组成的输入端栅保护结构，NMOS及PMOS。
（2）这些电路元器件所需要的精确控制的硅中的杂质层：N-Well、PF、沟道掺杂、N+、N+Poly、P+等。
（3）集成电路所需要的介质层：F-Ox、G-Ox、Poly-Ox、BPSG、LTO等。
（4）将这些电路元器件连接起来形成集成电路的金属层：AlSi。
应用计算机，依据N-Well CMOS（A）芯片制造工艺中各个工序的先后次序，把各个工序互相连接起来，可以得到制程。它由各个工序所组成，而工序则由各个工步来实现。根据设计电路的电气特性要求，选择工艺序号和工艺规范号，以便得到所需要的工艺参数和电学参数。
为了直观地显示出制程中芯片表面、内部元器件及互连的形成过程和结构的变化，借助图2-9所示的芯片剖面结构和制造工艺的各个工序，利用芯片结构技术，使用计算机和相应的软件，可以描绘出芯片制程中各个工序的平面/剖面结构，依照各个工序的先后次序互相连接起来，可以得到N-Well CMOS（A）芯片平面/剖面结构，图2-10为其示意图。
N-Well CMOS（A）制程主要特点如下所述。
（1）采用高电阻率 P型硅作为衬底。在轻掺杂衬底上形成了NMOS管，其性能得到了提高：保持了高的电子迁移率、低的N+结的寄生电容及衬底偏置效应，降低了漏结势垒区的电场强度，从而降低了电子碰撞电离所产生的电流等。
（2）等离子方法刻蚀 Si3N4后形成有源区，然后光刻 P场区，选择一定的注入能量和剂量，进行硼离子注入，场区氧化后，在其厚氧化层下面形成阻断（截止）沟道的 PF区（即P场区）。但是没有对N场区做磷或砷离子注入，这是由于磷在场氧化时，在N-Well表面的堆积，从而得到高的场阈值电压（|Utfp|）。因此，对PMOS的场区注入和隔离环可省去。
（3）不经光刻进行调节注入。对于N+Poly栅，未经沟道注入时|UTP|过高。采用硼离子注入 N-Well，以调节阈值电压，使|UTP|降到一个合适的数值。在给定的 N-Well浓度和栅氧化膜厚度下，未做沟道注入时，具有较高的|UTP|。采用高电阻率衬底，具有较低的UTN，在栅氧化后，不经光刻，使用公共硼离子对工艺硅片表面进行合适的剂量注入，使得|UTP|下降、UTN上升，从而达到UTN=|UTP|。
制程中使用14次掩模，各次光刻确定了N-Well CMOS（A）芯片各层的平面结构与横向尺寸。制程完成后确定了：
（1）芯片各层平面结构与横向尺寸；
（2）剖面结构与纵向尺寸；
（3）硅中的杂质浓度、分布及结深；
（4）电路功能和电气性能等。
芯片结构及尺寸和硅中杂质浓度及结深是制程的关键（参见附录 B-[20]）。它们与下列工艺参数有关：
（1）衬底硅电阻率；
（2）阱深度、掺杂浓度及其分布；
（3）场区氧化层和栅氧化层厚度；
（4）有效沟道长度；
（5）源漏结深度及其薄层电阻；
（6）器件的阈值电压、源漏击穿电压、跨导、漏电流等。
此外，CMOS两种阈值电压必须进行调节，以达到互相匹配的目的。
制程完成后，横向和纵向尺寸能否满足芯片要求，关键取决于各工序的工艺规范值。如果制程完成后芯片得到的剖面结构参数不精确，则电路性能就达不到设计指标。所以芯片制造中要严格遵守工艺规范才能得到合格的电路。
制程完成后，先测试晶圆PCM数据，达到规范值后才能测试芯片电气特性。如果是工程研制，则制造者分析PCM数据，而设计者分析芯片功能和性能，两者分析讨论，确定下次的研制方案；如果是批量生产，则分析PCM数据和芯片合格率的高低等。如果主要PCM数据未达到规范值，偏离数值很大，则要对该晶圆进行报废处理。