3.2.2 动态随机存取存储器（DRAM）

动态随机存取存储器（Dynamic Random Access Memory, DRAM）中的“动态”是相对于静态随机存取存储器中的“静态”来说的，单独的DRAM阵列即便电力供应不断，仍然无法长久保存数据（数据保持时间远远小于1s）。这主要是由于DRAM的基本单元由一个选择晶体管连接一个电容器组成（1T1C），如图3-9所示。电容器两端的电压差会随着晶体管的漏电而逐渐消失，所以其数据必须在一定时间内刷新，因此得名“动态”。DRAM存储单元的电容器充电时为“1”，放电后为“0”。相比于SRAM的6T单元，DRAM存储单元的组成简单很多。由于结构上主要采用1T1C架构，DRAM在同等工艺下单元面积相比SRAM要小，因而比特密度就高很多。再加上电路结构简单带来的良率优势，DRAM相比SRAM的造价便宜很多。但是，读写速度和需要持续的刷新操作是DRAM相比于SRAM的一大劣势。

同样地，DRAM的微缩也极大地加速了计算机的发展。在过去的40年中，DRAM容量已增长100万倍，这极大地提高了处理器性能，也为电子和信息技术的发展提供了强大的动力。如图3-10所示，DRAM芯片早期容量以1.6倍/年的速率持续增长，而且此增长速率在传统逻辑工艺之上。

1965年11月推出的东芝（Toshiba）“Toscal”BC-1411电子计算器，使用了一种由离散双极型存储单元构建的电容式DRAM（180bit）形式。同年，在IBM工作的Arnold Farber和Eugene Schlig使用晶体管栅极和隧道二极管锁存器创建了硬连线存储单元。他们用2个晶体管和2个电阻器代替了锁存器，该配置被称为Farber-Schlig单元。1965年，本杰明·阿古斯塔（Benjamin Agusta）和他的IBM团队创建了一个基于Farber-Schlig单元的16位硅存储芯片，具有80个晶体管、64个电阻和4个二极管。

上面提到的最早的DRAM形式是使用双极型晶体管。尽管双极DRAM提供了比磁芯存储器更高的性能，但它无法与当时占主导地位的磁芯存储器的较低价格竞争。电容器也已用于较早的存储方案，例如Atanasoff-Berry计算机的感光鼓、Williams管和Selectron管。

Mohamed Atalla和Dawon Kahng于1959年在贝尔实验室发明了金属-氧化物-半导体场效应晶体管（MOSFET），DRAM也逐渐向MOSFET技术转变。1966年，罗伯特·丹纳德博士在IBM托马斯J.沃森（Thomas J.Watson）研究中心研究基于MOSFET的内存，并试图研发一款新型存储器以替代需要6个晶体管的SRAM。他发现可以将电容器与MOSFET相连，并且电容器上存储电荷或不存储电荷可以表示“1”和“0”，而MOSFET可以控制将电荷写入与擦除。最终，他开发了单晶体管MOS DRAM存储单元，并于1967年申请了专利，次年获得了美国专利公布序号3387286。与磁芯存储器相比，MOS存储器具有更高的性能，更便宜且功耗更低。

基于CMOS工艺的DRAM芯片最先由加利福尼亚州桑尼维尔市的先进内存系统公司（Advanced Memory System Inc.）于1969年商业化。该芯片用于供货给霍尼韦尔（Honeywell）、雷神（Raytheon）、王安电脑（Wang Computer）等公司。同年，Honeywell要求英特尔使用其开发的双极型晶体管单元制造DRAM。到了1970年年初，它发布了Intel 1102。但是，1102有很多问题，这促使英特尔着手秘密进行自己的改进设计，以避免与Honeywell发生技术冲突。1970年10月，英特尔发布第一个商用DRAM，即Intel 1103。它最初的问题是产量低，直到掩模工艺改进。Intel 1103由Joel Karp设计，由Pat Earhart布置，掩模由Barbara Maness和Judy Garcia制作完成。至此，20世纪70年代早期DRAM成为超越磁芯内存的主要存储器技术。

图3-11a所示为第一代DRAM存储单元，也就是前面提到的Intel 1103 DRAM芯片中的存储单元。它使用了三个晶体管、一个电容器（3T1C）DRAM单元架构。在第二代产品中，为了增加DRAM密度以达到降低单位比特成本的目的，业界普遍采用1T1C DRAM单元，如图3-11c所示。但是，出于性能原因，几款容量分别为4kbit和16kbit的芯片仍然使用3T1C单元架构，如图3-11b所示。3T1C单元架构中显著的性能优势是能够读取电容器存储的状态而不对其放电，从而避免了回写所读出的内容（非破坏性读取）；第二个性能优势是由于具有用于读取和写入的单独晶体管，增大了写入和读取窗口。

第一个具有多行行和列地址线复用的DRAM是由Mostek公司的Robert Proebsting设计并于1973年推出的MK4096 4kbit DRAM。此寻址方案使用相同的地址引脚来接收所引用存储单元地址的低半部分和高半部分，并在交替的总线周期上，在两半部分之间切换。这是一个根本性的进步，有效地将所需的地址线数量减少了一半，从而使其能够以较少的引脚数安装到封装中，成本优势随着存储器大小的每次增加而增长。在客户应用方面，MK4096被证明是一种非常坚固的设计。

由于在16kbit密度下成本优势更加显著，1976年推出的16kbit Mostek MK4116 DRAM在全球DRAM市场中所占份额超过75%。但是，随着密度在20世纪80年代初增加到64kbit, Mostek和其他美国制造商被日本DRAM制造商所取代。

1985年年初，戈登·摩尔（Gordon Moore）决定将英特尔从DRAM生产中撤出。到1986年，所有美国芯片制造商都已停止制造DRAM芯片。当时64kbit DRAM内存芯片是计算机中最常用的内存芯片，而其中60%以上的芯片由日本公司生产，美国的半导体制造商指责日本公司出于出口目的倾销产品导致美国的制造商退出了商用存储芯片业务。

之后韩国三星半导体公司率先开发同步动态随机存取存储器（SDRAM）。第一款商业化的SDRAM芯片为三星KM48SL2000，其容量为16 MB，于1992年发布。第一款商业化的DDR SDRAM（双数据速率SDRAM）的存储器芯片是三星64 MB DDR SDRAM芯片，于1998年发布。

早期，DRAM单元中的电容器与存取晶体管共面（它们被构造在衬底的表面上），因此被称为平面电容器。为了提高密度和性能，需要更小的DRAM基本单元。这是出于经济上的考量，尤其是商品类DRAM的主要考虑因素。DRAM单元面积的最小化可以生产密度更高的芯片（可以更高的价格出售），或者生产具有相同容量但价格更低的芯片，而且芯片微缩可以获得更高的良率。

从20世纪80年代中期开始，为了满足这些目标，电容器已移至硅基板的上方或下方。在基板上方具有电容器的DRAM单元称为堆叠式（Stack）或折叠板电容器，埋在基板表面下的电容器称为沟槽（Trench）电容器。在21世纪初，制造商对其DRAM使用的电容器类型进行了严格划分，两种设计的相对成本和长期可扩展性一直是引起广泛争论的主题。来自SK海力士（SK Hynix）、美光科技（Micron Technology，简称美光）、三星电子（Samsung Electronics，简称三星）等主要制造商的大多数DRAM使用堆叠电容器结构，而南亚科技（Nanya Technology）等较小的制造商则使用沟槽电容器结构。

DRAM单元的技术进展主要分为三个阶段，如图3-12所示。带有HSG（Hemispherical-Grain）的圆柱形叠层电容器和衬底沟槽电容是当今DRAM制造的主流。

1）第一阶段（1KB→1MB）：存储单元平面面积的缩小以及电容器绝缘体厚度的减小。绝缘层的变薄最终导致经时击穿（TDDB）等可靠性问题。即使利用半V_cc配置，平面单元也无法在4MB时代继续存在。

2）第二阶段（1MB→1GB）：具有平面单元晶体管的3D电容器结构。电容原则上不受平面面积微缩的影响，出现了堆叠电容器和沟槽电容器两类存储单元。在第二阶段的后半段，高相对介电常数k材料逐渐导入，以单元面积的微缩保持电容值。

3）第三阶段（1GB→1TB）：电容器和单元晶体管的3D堆叠。

堆叠电容器方案中的电容器构造在衬底表面上方，由夹在两层多晶硅板（顶板由区块中的所有DRAM存储单元共享）之间的电介质构成，其形状可以是矩形、圆柱体或其他一些更复杂的形状。

根据电容器相对于位线的位置，堆叠式电容器有两种基本的变化形式：电容器在位线上方（Capacitor Over Bit Line, COB）和电容器在位线下方（Capacitor Under Bit Line, CUB），如图3-13所示。

CUB单元中，电容器在位线下方。位线通常由金属制成，具有向下延伸的多晶硅触点，以将其连接到访问晶体管的源极端子。COB单元中，电容器在位线上方，但其他方面与CUB相同。COB单元所具有的优点是：由于位线和访问晶体管的源极物理上靠近基板表面，因此易于制造。然而，该方案需要以45°布置有源区，这使得电容器触点与位线之间的隔离工艺具有相当难度。CUB单元避免了这种情况，但由于位线节距已经很接近工艺极限，因此在位线之间形成接触的工艺难度也很高。

沟槽电容器是通过在硅基板上蚀刻深孔而构成的。然后，重掺杂孔周围的基板体积，以产生掩埋的N+板并降低电阻。生长或沉积一层氧化物-氮化物-氧化物电介质，最后通过沉积掺杂的多晶硅填充孔，从而形成电容器的顶板。电容器的顶部通过多晶硅带连接到访问晶体管的漏极端子。2005年前后，沟槽电容器在DRAM中的纵横比可以超过50:1。

沟槽电容器具有许多优点。由于电容器埋在基板中而不是埋在基板的表面上，因此可以将其占用的面积最小化到将其连接到访问晶体管的漏极接触所需的面积，而不会减小电容器的尺寸，从而不会减小电容。而且，可以通过刻蚀更深的孔来增加电容，而不会增加单元面积。沟槽电容器的另一个优点是它的结构在金属互连层的下面，更容易平坦化，这使其可以集成在逻辑工艺中。电容器在逻辑晶体管之下，意味着它是在晶体管工艺流程之前形成的，因此需要使用高温工艺来制造电容器，或者需要能够承受后续晶体管掺杂离子的高温退火工艺，否则会降低逻辑晶体管性能。沟槽电容器的工艺特点使其适用于构造嵌入式DRAM（eDRAM）。沟槽电容器的缺点在于难以在深孔内可靠地构建电容器结构，以及难以将电容器连接到存取晶体管的漏极接触上。

从1kB DRAM到1MB DRAM，尺寸微缩是关键问题。通过减小绝缘体厚度，补偿存储单元的收缩，几代DRAM的存储电容值几乎保持相同。减小的厚度使绝缘体两端的电场接近5MV/cm，这被认为是在DRAM操作中保持绝缘体完整性和刷新时间的上限。因此，强烈需要除减小厚度以外的创新技术。之后业界逐渐从传统平面电容结构转向三维电容结构，也就是前面提到的堆叠电容结构和沟槽电容结构。这一三维方向上的转变帮助DRAM芯片从1MB升级到1GB。然而，电容器的深宽比超过10:1时，工艺可制造性成为最主要的问题。而且，绝缘体的等效厚度（Tox）持续减小（如图3-14所示），这也使得传统的氧化物-氮化物-氧化物电介质难以满足可靠性要求。因此，引入具有高相对介电常数k的材料以增加单位面积的电容成为业界主流，如图3-15所示。其中，ZrO₂和HfO₂是目前主流高k介质材料，而拥有更高k值的钛酸锶钡（Ba_1-xSr_xTiO₃，BST）和钛酸锶（SrTiO₃，STO）仍然在早期研发之中。

最终，DRAM的晶体管将转换为高k金属栅极（HKMG）和FinFET，但需要考虑成本因素。如前所述，圆柱形电容器可以变为柱状电容器，从而为介电膜提供更多的空间。此外，如果可以开发出具有足够低泄漏的薄膜晶体管，那么逻辑上的存取晶体管之上的堆叠DRAM电容器将是一次性的缩放助推器。

DRAM相对简单的结构也使其一直面临光学极限带来的微缩限制。早期的DRAM存储单元面积为8F2，在40nm节点左右，由于193nm光刻机的显影限制，业界通过调整有源区与位线之间的夹角以形成菱形的存储单元，将8F2的单元面积微缩到6F2，延伸了工艺技术的寿命，如图3-16所示，可以明显看到有源区的角度偏转。

此外，封装技术的进步也持续影响着DRAM技术的发展，最早SK海力士的高带宽存储器（High Bandwidth Memory, HBM）解决了DDR4类型SDRAM以及DDR5出现的带宽限制。该技术涉及堆叠4个DRAM裸片和1个逻辑裸片，一个堆叠在另一个之上，并且使用硅通孔（TSV）和微凸块。提及HBM，使人想到了美光的混合内存立方体（Hybrid Memory Cube, HMC），该产品现已演变为HMC2，进行裸片到裸片的连接。

第二代高带宽存储器HBM2还指定每个堆栈最多8片裸片，并有高达2 G T/s的引脚传输速率。HBM2保留了1024位宽访问权限，使每个程序包能够达到256GB/s的内存带宽，每个软件包最多允许8GB。预计HBM2对于性能敏感的消费者应用程序（例如虚拟现实）效果显著。2016年1月19日，三星宣布HBM2的早期批量生产，每个堆栈的最大容量为8 GB。SK海力士还在2016年8月宣布推出4GB堆叠。

现在业界已经进入DRAM的10nm级时代。2017年年底，三星首次推出了采用10nm级工艺的全球最小DRAM芯片。2020年，三星宣布成功出货100万个基于EUV技术的第四代10nm级工艺（1a）DRAM内存模块。SK海力士则计划在1a nm工艺导入EUV技术。各DRAM供应商技术路线图如图3-17所示。

目前，三星已大规模采用18nm工艺，并率先采用17nm工艺量产；SK海力士则以25nm工艺为主，已逐步导入17nm工艺；美光目前仍以30nm工艺为主，19nm工艺已进入良率提升阶段。