3.3 边沿触发的JK触发器应用——一位八进制计数器

同步触发器始终存在着空翻现象。在实际应用中，为确保状态翻转的瞬时稳定性，可选择利用时钟脉冲的边沿触发的形式。

1.CD4013上升沿触发型双D触发器

CD4013中带两个独立的上升沿触发型D触发器，如图3-20（a）、（b）所示分别为D触发器的逻辑符号和CD4013的引脚图。从逻辑符号可以看出，CP脉冲的上升沿触发用“＞”表示。若触发方式为下降沿触发，则在引脚处加“。”。你能在网上搜索到下降沿触发的触发器的逻辑符号吗？找找看？

CD4013双D触发器的真值表如表3-6所示，从表中可以看到以下特性。

（1）SD和RD为异步直接置位（置1）和复位（置0）端，高电平有效，且优先级最高。

（2）在SD和RD端无信号输入的情况下，若无CP脉冲，触发器处于稳定状态。

（3）在SD和RD端无信号输入的情况下，在CP脉冲上升沿时刻，无论输出端初态如何，输出的次态都将决定于脉冲上升沿瞬间D端的状态，即D=1时，输出端置1；D=0时，输出端置0。

表3-6 CD4013D触发器的真值表

*注：输入D为1或0，为CP触发脉冲上升沿到来前的瞬间状态。

上升沿触发型D触发器的特性方程与式（3-2）相同，为Qn+1=D。其状态转换图与图3-19相同。

CMOS型D触发器具有功耗低、抗干扰能力强、电源范围大等特点，因此它得到了广泛应用。常用的CMOS边沿D触发器还有74HC74、74HCT74等。此外，还有174六上升沿D触发器（Q输出、公共清零）、175四上升沿D触发器（互补输出、公共清零）、39四D触发器（互补输出、公共时钟、公共允许）等。

2.74LS112下降沿触发型双JK触发器

74LS112中也带两个独立的下降沿触发型JK触发器，如图3-21所示为JK触发器的逻辑符号和74LS112的引脚图。时钟脉冲符号和端子上的小圆圈均表示下降沿有效。

表3-7列出了74LS112JK触发器的真值表，从表中可以看到以下特性：

（1）和为异步直接置位（置1）和复位（置0）端，低电平有效，且优先级最高。

（2）在和端无信号输入（高电平）的情况下，CP脉冲下降沿有效，触发器输出状态由输入端J、K的不同状态组合决定：当J=0、K=0时，输出状态保持初态不变；当J=0、K=1时，无论Q端初态如何，其次态均为0；当J=1、K=0时，无论Q端初态如何，其次态均为1；当J=1、K=1时，Q端将发生状态翻转，即初态为0时，其次态为1，初态为1时，其次态则为0。

表3-7 74LS112下降沿触发型双JK触发器的真值表

根据特性方程的列式原则，将表3-7中各端子的状态填入卡诺图，如图3-22所示，即可求得JK触发器特性方程式，为：

JK触发器的状态转换图如图3-23所示。

常用的边沿JK触发器产品还有74F112、54/74HC112、54HC103、74LS103、74S113、54/74HC113等。此外，也有在CP脉冲上升沿时刻使输出状态翻转的CMOS电路边沿JK触发器，如54HCT109等，这种逻辑符号在CP处不画小圆圈，且CP上不加非号。

通过对上述边沿触发器工作过程的分析，可以看出它们具有共同的动作特点，就是触发器的次态仅取决于时钟信号的上升沿或下降沿到达前一瞬间输入信号的逻辑状态，而在这个时刻以前或以后，输入信号的变化对触发器输出的状态没有影响。这一特点有效地提高了触发器的抗干扰能力，也提高了电路的工作可靠性。

对八进制计数器而言，译码显示已不是问题，关键在于对按键所产生的脉冲的记录。把按键产生脉冲后电路中所传递的计数信息按照二进制方式列入图3-24中，Q2、Q1、Q0为通过二进制计数后获得的二进制编码，Q2为高位，Q0为低位，从图3-24看到，对Q0来说，每送入一个CP脉冲信号，Q0翻转一次；而Q1则在每次Q0从1向0跳变时翻转一次；Q2则在每次Q1从1向0跳变时翻转一次。分析边沿触发器工作特性可知，我们需要一个下降沿触发的触发器，同时该触发器应具有稳定状态的翻转功能。因此，可选择下降沿触发JK触发器，JK触发器应工作在J=1、K=1的状态，同时Q0对应的JK触发器的CP脉冲来自计数按键，每按一次，输出状态翻转一次；而Q1对应的JK触发器的CP脉冲来自Q0输出；Q2对应的JK触发器的CP脉冲来自Q1输出。由此获得八进制计数器的计数逻辑电路如图3-25所示。计数逻辑电路输出的逻辑编码直接送入如图2-27所示的74LS48或74LS248进行译码驱动后，即可在共阴极的数码管上显示出对应的数值了。