Cadence Concept-HDL & Allegro原理图与电路板设计(第2版)
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5.1 电气规则设置

1.进入约束管理器

约束管理器有下列特性:

img 提供以工作表为基础的用户接口,允许快速地提取、修改、删除约束;

img 支持语法检查;

img 支持约束继承,高层的约束可以被继承,低层的约束可以覆盖高层约束;

img 可以定义电子约束集;

img 创建约束报告。

(1)开启原理图编辑器。

(2)在原理图编辑器中,选择Tools→Constraints→Edit,如图5-1-1所示。

(3)在弹出的提示信息窗口中单击OK按钮,再单击Yes按钮扩展设计。

(4)在约束管理器窗口,选择Tools→Precision。

(5)打开Design Units and Precision对话框,设置# decimal places为1并单击OK按钮,如图5-1-2所示。

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图5-1-1 菜单栏

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图5-1-2 Design Units and Precision对话框

(6)选择Electrical窗口,其包含了两个文件夹分支:Electrical Constraint Set和Net,如图5-1-3所示。

img 在Electrical Constraint Set 文件夹中定义通用的规则,创建通用的对象分组(比如匹配群组和引脚对),然后再将这些约束ECSets 指定给相应的对象。

img 在Net 文件夹中可以创建针对指定网络对象的分组,也可以创建基于网络相关属性的ECSet。

img 在Electrical Constraint Set文件夹下有4个工作列表:Signal Integrity、Timing、Routing和All Constraints。每个工作列表下面是一个或多个工作表。工作列表和工作表相关联,共同构成了规则模式。

(7)展开Electrical Constraint Set文件夹,双击Routing,再单击Wiring工作表,如图5-1-4所示。

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图5-1-3 Electrical窗口

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图5-1-4 单击Wiring工作表

(8)在Routing下可单击其他工作表并查看该工作表右面窗口的属性。单击Wiring工作表展开窗口查看所有布线规则。

2.新规则设置的命名

(1)选择Electrical Constraint Set→Routing→Wiring工作表。

(2)在右面的窗口,Objects一栏下的root设计对象上单击右键并从快捷菜单中选择Create→Electrical Cset,进入Critical界面,单击OK按钮。

(3)在Objects一栏下选择root,然后单击右键并从快捷菜单中选择Expand,展开的列表显示了新规则设置的名称。电器约束集(ECS)在ROOT设计中被命名为CRITICAL。

3.走线规则和阻抗规则的设置

(1)走线规则的设置。选择Verify Schedule区域,并选择Yes,如图5-1-5所示。

(2)选择Schedule区域,并选择Source-load Daisy-chain;选择Stub Length区域,并输入150;选择窗口下侧的Vias栏,在Max EX Count区域输入4,如图5-1-6所示。

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图5-1-5 Verify Schedule区域

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图5-1-6 设置参数

(3)单击Max Parallel区域,弹出Parallel Segments对话框,如图5-1-7所示。选择第一个Length区域并输入1200,在Distance区域输入5,单击OK按钮。

(4)阻抗规则的设置。选择Electrical Constraint Set→Routing→Impedance工作表,阻抗参量表显示在右面窗口,如图5-1-8所示。

(5)选择Target区域并输入65,选择Tolerance(允许匹配的偏差值)区域并输入10%。

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图5-1-7 Parallel Segments对话框

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图5-1-8 设置阻抗参量

4.延迟规则的设置

(1)选择Electrical Constraint Set→Routing→Min/Max Propagation Delays工作表。

(2)在Min Delay和Max Delay栏下,确保delay units的设置为mil,如图5-1-9所示。

(3)在Min Delay区域输入2000,在Max Delay区域输入4500,如图5-1-10所示。

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图5-1-9 设置Min Delay和Max Delay栏

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图5-1-10 输入Min Delay和Max Delay值

(4)在约束管理器中,选择File→Save,规则集被保存在ROOT设计的约束视图里。

(5)在左边窗口,单击Wiring、Impedance和Min/Max Propagation Delays工作表,查看每个工作表右边窗口包含的内容。

5.分配信号

(1)在左边的窗口,选择Net→Routing→Wiring工作表,设计中的所有网络和规则都被列在右边的窗口。

(2)选择右面的窗口,在Object栏定位VD总线(所有的线路都被列出来,总线列在顶部),右击VD总线对象并从快捷菜单中选择Constraint Set References。

(3)打开Electrical CSet References对话框,在约束集下打开下拉选项选择CRITICAL并单击OK按钮,如图5-1-11所示。

(4)关闭Electrical CSet Apply Information窗口,注意到Referenced Electrical CSet一栏显示了总线规则设置的名称(CRITICAL),如图5-1-12所示。

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图5-1-11 Electrical CSet References对话框

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图5-1-12 VD的设置规则

(5)在Objects一栏,扩展VD总线来查看单独网络。

(6)在左边的窗口,单击Net→Routing→Impedance工作表,展开VD总线,CRITICAL阻抗规则被自动存储。

(7)在左边的窗口,单击Net→Routing→Min/Max Propagation Delays工作表,检查VD总线的延迟规则。

(8)在Constraint Manager窗口,选择File→Save,保存设置。